RyoTTa's Basic

8.5 디코더와 리던던시 최근 DRAM 디바이스는 복잡한 반도체 공정에 의존하며, 그에따라 웨이퍼 결함들이 있는 셀, 워드라인, 비트라인으로 이어진다. 수율을 높이기위해 DRAM 설계자들은 여분의 로우와 칼럼을 사용한다. 그림 8.14는 여분의 워드라인과 여분의 비트라인의 어레이를 보여준다. 2^n개의 로우와 m개의 여분의 로우를 보여준다. 로우 디코더는 n비트의 로우 어드레스로 2^n+m개의 로우중 하나를 선택해야한다. 최근 DRAM 디바이스에서 DRAM 어레이의 각각의 로우는 레이저(또는 퓨즈) 프로그래머블 링크를 통해 선택적으로 끊을 수 있도록 디코더에 연결되어있다. 이를 통해 결함이 있는 워드라인을 끊고 여분의 로우가 끊어진 로우의 어드레스와 일치하도록 어드레스 라인을 연결한다. 그림 8.15는 ..

8.4 차동 Sense amplifier DRAM디바이스상에서 저장 캐패시터에 저장된 작은 전하를 디지털로 바꾸기 위한 부분이다. 비트라인 쌍의 전압값을 입력으로 받아들인 후 그 차이를 감지하고, 이를 한쪽 방향으로 증폭시킨다. 8.4.1 DRAM 디바이스 상에서 sense amplifier의 기능 최근 DRAM 디바이스에서는 세가지 일반적인 기능을 가진다. 1. 액세스 트랜지스터가 켜지고 저장 캐패시터의 전하가 비트라인상에 놓였을때 발생하는 작은 전압의 변화를 감지한다. 즉 기준 전압과 비트라인상의 전압을 비교해 차이를 증폭시켜 디지털 1, 0 값으로 인식될 수 있게 한다. 2. 비트라인상의 전압을 감지하고 증폭시킨 후 셀의 값을 다시 저장하는 것이다. 저장캐패시터와 비트라인과 전하를 공유하게되면 셀의..

8.2 DRAM 저장 셀 아래 그림은 1bit를 저장하기 위해 사용하는 기본적인 1개의 트랜지스터, 1개의 커패시터 셀 구조의 회로도를 나타낸다. 이 구조에서 액세스 트랜지스터의 게이트에 전압이 인가될때, 데이터 값에 해당하는 전압이 비트라인(Bit Line)에 놓여지게 되고, 저장 캐패시터를 충전한다. 액세스 트랜지스터가 꺼진 후 저장 커패시터는 전하를 보유하며 워드라인의 전압은 제거된다. 그러나 캐패시터의 전하는 시간이 지날수록 유실되며 데이터를 보장하기 위해서는 리프레시(Refresh)를 행하여야 한다. 초기 DRAM설계에는 분리된 리드 액세스, 라이트 액세스, 저장 트랜지스터를 가진 3T1C 셀구조를 사용했다. 이 구조는 셀로부터 READ할때 공유된 비트라인으로 셀의 내용이 방전될 필요가 없다는 ..

이 장의 목적은 최근의 DRAM 디바이스에서 일반적으로 볼 수 있는 기본적인 블럭과 회로에 대한 폭넓은 개요를 제공하는 것이다. 이 장에서는 Fast Page Mode(FPM) DRAM 디바이스에 대한 가벼운 개요를 제공해 기본적인 구성요소에 대해 설명한다. DRAM 저잘셀, DRAM 어레이 구조, Sense Amplifier, 디코더, 컨트롤 로직 블럭, 데이터 I/O 구조, 패키징 등.. 8.1 DRAM 디바이스 조직 위의 그림은 80~90년대 초반에 널리 쓰인 FPM DRAM 디바이스의 구조와 조직을 나타낸다. DRAM 저장 셀들은 4096개의 로우,1 개 로우당 1024 칼럼, 칼럼당 16bit 데이터로 구성된다. 로우 액세스가 일어날때. 12bit 어드레스가 어드레스 버스에 인가되고 RAS/가 ..

7.2 DRAM 구조의 발전 마이크로프로세스의 동작 속도 및 성능 개선은 DRAM 칩의 속도 및 성능 개선보다 훨씬 앞질렀다. 결과적으로 DRAM 인터페이스가 발전하기 시작하였고, 다수의 혁신적인 제안들이 쏟아져 나왔다. 즉 대부분의 경우에 고려되었던 진화 또는 혁신적인 것은 인터페이스이며 DRAM의 코어는 본질적으로 변경되지 않은 채로 있다. 위 그림에서 볼 수 있듯이 시동기, 기본 비동기, FPM, EDO, BEDO, 동기(SDRAM) 까지 진행됨을 알 수 있다. 7.2.1 처리량을 위한 구조 개선 시동기 DRAM 60~70년대의 DRAM, DRAM의 명령은 주기적인 클럭 신호에 의해 구동된다. 기본 비동기식 DRAM 70년대 중반의 비동기식 설계, 이전에 사용되었던 시동기와 같은 DRAM에서는 모든..

7.1 DRAM 기초 : 내부와 동작 위 그림은 DRAM 내부에 위치한 저장 셀을 위한 회로를 나타낸다. 이 회로는 누설 전류로 인해 각각 Cell(Capacity) 에 저장된 정보를 유지하기 위해 주기적으로 Refresh(갱신)을 해야하기 때문에 동적이다. 각 DRAM 다이(Die)는 하나 또는 그 이상의 메모리 어레이이다. 배열들이 직사각형의 격자들이기 때문에 Row, Column으로 나누어 져 구분이 가능하다. Row, Column 의 Address를 지정함으로 Mem Controller가 DRAM 칩 내부의 Cell에 접근하여 데이터를 읽거나 쓰는 것을 가능케 한다. 가장 간단한 DRAM의 구별법은 내부 메모리 어레이의 개수이다. 메모리 어레이가 전체적으로 작용하도록 설계된 경우, Mem Cont..

NVMain은 GEM5의 오래된 버전에 맞게 정의되어있다. 이를 그나마 최신버전 GEM5에 맞도록 수정한다. NVmain/Simulators/gem5/nvmain_mem.cc void NVMainMemory::SetRequestData(NVMainRequest *request, PacketPtr pkt) { uint8_t *hostAddr; request->data.SetSize( pkt->getSize() ); request->oldData.SetSize( pkt->getSize() ); if (pkt->isRead()) { Request *dataReq = new Request(pkt->getAddr(), pkt->getSize(), 0, Request::funcMasterId); Packet *da..

DMA의 정의 DMA는 특정한 HW 시스템(Hard-disk, GPU 등)이 CPU와 독립적으로 주 시스템 메모리(RAM)에 Access 할 수 있도록 하는 컴퓨티 시스템의 기능이다. CPU는 상태, 제어정보만을 교환하고 직접적인 데이터 전송은 DMA Controller가 버스를 제어하고 I/O와 메모리간에 교환한다. 등장 배경 DMA와 반대되는 개념으로 PIO(Programed Input/Output)이 존재한다. HW 시스템들 사이에 전송되는 모든 데이터가 CPU를 거쳐가는 방식이다. PIO를 보완하기위해 인터럽트, DMA등이 고안되었다. 인터럽트 방식은 PIO방식보다는 효율적이지만 I/O를 위한 상태, 제어정보, 데이터 전송을 위해 CPU의 많은 개입이 필요하기 때문에 오버헤드가 발생한다. 최근 고..

Revamping Storage Class Memory With Hardware Automated Memory-Over-Storage Solution 2021 ACM/IEEE 48th Annual International Symposium on Computer Architecture (ISCA) KAIST, University of Illinois Urbana-Champaign, Pennsylvania State University Motivation •최근 위와 같은 Larger Scale Application이 대폭 증가. Related Works HW Solution •NVDIMM-N : Back up data from DRAM to flash during power failure Capacity ..

GEM5에 DRAMSim2 설치는 아래와 같이 한다. Follow these steps to get DRAMSim2 as part of gem5 1. Download DRAMSim2 1.1 Go to ext/dramsim2 (this directory) 1.2 Clone DRAMSim2: git clone git://github.com/dramninjasUMD/DRAMSim2.git 2. Compile gem5 2.1 Business as usual 3. Run gem5 with DRAMSim2 3.1 Use --mem-type=dramsim2 and set the device and system configuration $ vim ./gem5/ext/dramsim2/DRAMSim2/BankState.h..