RyoTTa's Basic

오늘날 컴퓨터 시스템, 프로세서, I/O 디바이스는 메모리 시스템의 데이터에 액세스 하기 위해 하나이상의 메모리 컨트롤러를 거친다. 메모리 컨트롤러는 DRAM디바이스에서의 데이터 이동을 관리하는 동시에 프로토콜을 준수하며, DRAM디바이스 고유의 전기적 특성, 타이밍 특성을 책임지고 심지어 특정 시스템에서는 에러의 검출과 수정까지 담당한다. DRAM 메모리 컨트롤러의 설계와 구현은 DRAM 메모리 시스템의 Bandwidth, Access latency에 영향을 미친다. 13.1 DRAM 컨트롤러 아키텍쳐 Instruction set architecture처럼 프로세서의 프로그래밍 모델을 정의하는 것 처럼, DRAM 액세스 프로토콜은 DRAM 메모리 컨트롤러와 DRAM 디바이스의 시스템 사이의 인터페이스 ..

12.3.3 DDR2 SDRAM DDR2 디바이스는 DDR 디바이스 아키텍처의 프리페치 길이를 2비트에서 4비트로 증가시켜 생산비용의 증가없이 더 높은 데이터 속도를 달성했다. M-bit 프리페치 명명법에서 DDR2 디바이스는 내부적으로 4xN 비트를 Y의 속도로 처리하며, 메모리 시스템과의 N-bit-와이드 인터페이스에서의 데이터 이동 속도는 4xY이다. 그림 12.19는 DDR2 의 I/O인터페이스 블록 다이어그램을 나타낸다. DDR 디바이스와 비교하여 내부 데이터 경로를 2배로 하였음을 보여준다. ODT(On-Die-Termination)신호는 메모리 시스템의 전기적 특성을 조절하기위해 메모리 컨트롤러에 의해 조절될 수 있다. 12.3.4 프로토콜과 구조적 차이 DDR와 DDR2 디바이스 구조 사이..

SDRAM 액세스 프로토콜 그림 12.12는 SDRAM 메모리 시스템에 데이터 액세스를 하는 기본 개념을 보여준다. 랭크 n의 뱅크 i 로우 활성화 커맨드, 같은 뱅크에 대한 칼럼 read 커맨드, 그리고 다른 랭크에 있는 열려있는 뱅크에 대한 칼럼 read 커맨드 등 3개의 커맨드를 나타낸다. 특히 SDRAM 디바이스가 커맨드를 래치하면서 로우 활성화를 시작할 때 클럭 신호의 상승 에지에서의 어드레스에 대해서 수행하는 것을 보여준다. 로우 활성화 커맨드 이후 두 사이클 뒤에, 로우 칼럼 지연 시간이 만족되고, 메모리 컨트롤러는 해당 로우가 Open 된 것으로 가정한다. 메모리 컨트롤러는 이후에 커맨드 버스를 통해 칼럼 Read 액세스 커맨드를 보내고, tCAS 시간뒤에 SDRAM 디바이스는 데이터를 전..

12.2.4 EDO와 BEDO디바이스 1990년 중반 EDO(Extended Data-Out)가 소개되어 개인용 컴퓨터의 주류 메모리였던 FPM DRAM을 대체하기 시작했다. 새로운 OE/(Output Enable)신호를 추가하고, 출력 버퍼 제어를 CAS/신호에서 OE/신호로 대체하였다. 결론적으로 DRAM 디바이스의 출력에 Read된 데이터는 CAS/신호가 높게된 이후에도 Extended Data-Out이 라는 이름으로 남아 있을수 있다. 그림 12.8은 EDO 디바이스의 세 번의 칼럼 read 커맨드들의 타이밍을 나타낸다. 출력 데이터에 대한 정확한 출력은 CAS/ 데이터 홀드 타임에 영향없이 CAS/신호가 더 빨리 연속적으로 생성될 수 있는 것을 보여준다. 따라서 EDO 디바이스는 더 빠른 페이지..

첫번째 DRAM 디바이스는 IBM에 의해 1966년에 발명되었다, 이후 Intel은 1970년 1103으로 불리는 상용 DRAM 디바이스를 출시했다. 이후 수십년간 DRAM 디바이스 아키텍처는 지속적, 점진적으로 변화해 왔다. 최근 몇 년간 메모리시스템에 대한 다양한 요구조건들은 DRAM 디바이스에 급격한 발전을 가져왔다. 이번장에서는 여러 DRAM 디바이스들의 원리와 기능에 대해 설명한다. 12.1 DRAM 디바이스 패밀리들 기본적인 charge-storage DRAM 회로가 발명되고 수십년간 조금씩 다른 구조를 가진 많은 DRAM 디바이스들이 낮은 가격, 높은 대역폭, 낮은 레이턴시, 낮은 파워 소모와 이들이 조합된 특정한 조건을 만족하기위해 개발되어왔다. 12.1.1 가격(용량), Latency, ..

11.2.13 동일한 뱅크로의 Write와 뒤따르는 Read : 뱅크 충돌 그림 11.26은 동일한 뱅크의 다른 로우로 Write 커맨드 직후 Read 커맨드가 이어지는 경우를 나타낸다. 최상의 시나리오는 Write 커맨드로 인해 액세스된 로우가 이미 DRAM 셀로 복원되었고 이전 로우가 최초로 액세스된 이후로부터 tRAS 주기가 지난 이후이다.(Restore 완료) 또한 이러한 조건에서 프리차지 커맨드가 칼럼 Write 커맨드에 의해 DRAM 셀에 데이터가 복원되기 전까지는 발행될 수 없다는 것을 보여주고 있다. 이는 Write Recovery 시간인 tWR 이후에 프리차지 커맨드가 실행될 수 있다는 것을 의미한다. 타이밍 스케줄링은 tCWD+tBURST+tWR+tRP+tRDC입니다. 11.2.14 동..

11.2 DRAM 커맨드 상호작용들 자원 이용모델에서 DRAM 커맨드는 공유 자원의 가용성에 따라 연속적으로 예정될 수 있으며, 공유자원은 Sense Amplifier, I/O 게이팅 멀티플렉서와 같은 온칩 자원들과 커맨드, 어드레스, 데이터 버스들과 같은 오프칩 자원들로 이루어져 있다. 또한 디바이스 전류제한과 같은 고려사항은 연속적인 커맨드를 금지할 수 있다. 이번 장에서는 단순한 Open Page, Close Page의 로우 버퍼 관리 정책을 가지는 시스템에서 Read, Write 커맨드를 검사하도록한다. 11.2.1 동일한 랭크에 대한 연속적인 Read, Write 들 현대 DRAM은 동일한 뱅크, 랭크. 채널의 메모리의 동일한 오픈 로우에 대한 read 커맨드가 디바이스의 내부 프리페치 길이와 ..

11.1.3 로우 액세스 커맨드 그림 11.3은 로우 액세스 커맨드의 대략적인 진행을 보여준다. 이는 Row Activation 커맨드라고도 불린다. DRAM 어레이들의 셀에있는 데이터를 Sense Amplifier로 이동시키고, 다시 DRAM 어레이의 셀로 복원시키는데 사용된다. 관련된 타이밍으로 tRCD, tRAS가 존재한다. tRCD(Row-Column(Command) Delay)는 로우 액세스 커맨드로부터 DRAM 셀 어레이들의 데이터를 Sense Amplifer로 옮기는데 걸리는 시간을 의미한다. tRCD 이후 데이터는 사용할수 있지만, 복원(Restore)은 완전히 하지않은 상태다. tRAS(Row Access Strobe lantency)는 로우 액세스 커맨드의 입력으로 부터 DRAM 셀의 ..

DRAM 메모리-액세스 프로토콜은 범용적으로 사용되는 프로토콜로 DRAM 메모리 컨트롤러가 디바이스와 주고받는 데이터를 통제하기위한 커맨다와 타이밍 제약에 대하여 정의하고 있다. 기본적으로 DRAM 커맨드들과 이 커맨드들을 수행하면서 발생하는 이벤트들의 순서에 초점을 두고 DRAM 메모리-액세스 프로토콜에 대해 알아보도록한다. Direct DRAM, GDDRx, FCRAM과 같은 전문적, 고성능 DRAM은 기술되어있듯 미세하게 다른 커맨드, 타이밍과 상호작용을 가진다. 11.1 기본적인 DRAM 커맨드 오늘날의 DRAM 시스템들의 커맨드들 조합의 수가 증가하면서 해당 프로토콜에 대한 자세한 검토는 어렵고 복잡하다. 다행히 제한된 수의 기본적인 커맨드를 가지고 메모리-액세스 프로토콜을 모델링 할 수 있다...

10.3 메모리 모듈 메모리 모듈은 본질적으로 여러 개의 DRAM 디바이스들을 가지는 시스템 보드의 축소형이다. 여러 제조사는 메모리 시스템을 업그레이드할 수 있도록 제조하였기 때문에 메모리 모듈들은 모듈 인터페이스에서 Abstraction을 제공한다. 따라서 과정의 복잡성을 줄일 수 있다. 10.3.1 Single In-line Memory Module 1980년대 후반, 1990년 초반에는 30핀 SIMM을 표준으로 했다가 나중에 72핀 SIMM으로 나아갔다. SIMM(Single In-line Memory Module)은 모듈의 하단 측면 접촉들이 모두 전기적으로 동일하다는 점에 그렇게 지칭되어 왔다. 30핀 SIMM은 동력, 접지, 어드레스, 명령, 시스템 보드와 DRAM디바이스들 사이의 칩 선택..