메모리 시스템 Ch12_'DRAM 장치 구조의 혁신적인 발전-4'

12.3.3 DDR2 SDRAM

  DDR2 디바이스는 DDR 디바이스 아키텍처의 프리페치 길이를 2비트에서 4비트로 증가시켜 생산비용의 증가없이 더 높은 데이터 속도를 달성했다. M-bit 프리페치 명명법에서 DDR2 디바이스는 내부적으로 4xN 비트를 Y의 속도로 처리하며, 메모리 시스템과의 N-bit-와이드 인터페이스에서의 데이터 이동 속도는 4xY이다. 그림 12.19는 DDR2 의 I/O인터페이스 블록 다이어그램을 나타낸다. DDR 디바이스와 비교하여 내부 데이터 경로를 2배로 하였음을 보여준다. ODT(On-Die-Termination)신호는 메모리 시스템의 전기적 특성을 조절하기위해 메모리 컨트롤러에 의해 조절될 수 있다.

 

12.3.4 프로토콜과 구조적 차이

  DDR와 DDR2 디바이스 구조 사이의 진화 관계는 두 디바이스의 아키텍처가 실질적으로 비슷하다는 것이다. 그러나 미세한 아키텍처와 프로토콜의 차이가 해당 디바이스를 구별한다. 

  

  그림 12.20은 서로다른 2개의 뱅크들의 파이프라인화된 처리 과정을 보여준다. posted /CAS 커맨드 기능은 메모리 컨트로럴가 로우 활성화 커맨드와 칼럼 액세스 커맨드를 단일 명령으로 취급하여 두번 에 나누어 커맨드를 전송하지 않고 연이은 사이클에 전송할 수 있게한다. 그림에서의 추가적인 3사이클의 CAS/ 커맨드 지연시간은 tAL로 명명된다. 또한 tCAS-1사이클동안의 write 지연이 필요함을 보여준다. tAL의 추가로 칼럼 Read 커맨드의 타이밍은 Read Latency(tRL)를 따르게 되었고, 칼럼 Write 커맨드의 타이밍은 Write Latency(tWL)을 따르게 되었다.

 

Differential 스트로브와 FBGA 패키지

  DDR2는 또다른 기능을 가지고있다. 예를들어 DDR은 싱글 ended DQS신호만 지원한것에 비해 DDR2는 선택적으로 differential DAS신호를 지원한다. 해당 신호는 무결성을 더욱 강화하여 더 빠른 속도로 동작할 수 있게 한다. posted column read와 posted column write 커맨드의 진행에 있어서, 그림 12.20은 칼럼 read 커맨드에 의해 디바이ㅏ스에서 보내는 데이터는 데이터 스트로브 신호에 에지 정렬되어있고, 칼럼 write 커맨드에 의해 컨트롤러에의해 보내지는 데이터는 중앙 정렬화 되어있다. 

  또한 FBGA(Fine Ball Grid Array)패키지의 DDR2 디바이스와 TSOP패키지의 DDR 디바이스를 가진다. FBGA는 TSOP에 비해 비싸지만, 신호 전송상에서 더 작은 전기 parasitic을 가진다.

 

12.3.5 DDR3 SDRAM

  DDR3 디바이스는 프리페치 길이를 늘이는 기술을 계쏙 증가시켜 길이를 8비트로 만들었다. 결과적으로 DDR2 의 동작속도인 핀당 400~800Mbps의 속도를 두배로 증가시켜 핀당 800Mbps ~ 1.6Gbps로 동작할 것으로 기대되었다.

 

  DDR2디바이스들이 1Gbit이상에서만 8뱅크 아키텍처를 사용한것에 비해 DDR3 디바이스는 모든 용량에 적어도 8뱅크를 가지도록 하였다. 또한 리프레시 파워 소모를 줄일 수 있는 2가지 기능을 가지고있다. 선택사양인 온도 의존 셀프-리프레시 모드는 리프레시 파워를 줄일 수 있다. 해당 모드에서는 온도에 따라 리프레시의 빈도와 셀프-리프레시 회로의 저뉼량이 자동적으로 DDR3디바이스에 의해 조절된다. 또한 데이터를 가지고 있는 로우만 선택적으로 시프레시하도록 하는 기능도 존재한다. 1.5V로 낮아진 전원 전압과 함께 DDR3의 디바이스의 전력소모를 낮추었다. 

 

  하지만 높은 데이터 속도는 메모리 시스템의 유연성을 감소 시켰고, Unbuffered 메모리 시스템이 제한되었다. 높은 데이터 속도를 위해 DRAM디바이스와 시스템 제조업자들은 메모리 시스템에서 두개의 랭크만으로 DRAM디바이스를 구성하고 두개의 랭크가 서로 가까이 위치하도록 하였다. 결론적으로 DDR, DDR2에서 사용되던 Unbuffered 시스템은 더이상 사용할 수 없게 되었다.

 

12.3.6 현대 범용 DRAM 디바이스의 스케일링 경향

  SDRAM디바이스와 이후 디바이스들은 계속하여 데이터 속도를 높이고, 타이밍 변수 값들을 감소시켰다. 표 12.2는 SDRAM, DDR SDRAM, DDR2 SDRAM 디바이스들의 타이밍 변수를 보여준다. 속도가 빠르게 증가했음에도 불구하고 Latency는 줄어들었다. 클럭 사이클 숫자는 증가했지만, 실제시간 기준으로의 Latency는 감소했다. 그림12.22는 1998년 부터 2006년까지 DRAM디바이스 스케일링 경향을 나타낸다. 상용 디바이스의 로우 사이클 타임은 연 7% 비율로 줄어들었다. 반면 데이터 속도는 3년마다 2배가 되었다.

  달리 리프레시 사이클 타임인 tRFC는 줄어들지 않고 늘어났음을 보여준다. DDR2 디바이스는 1Gbit, DDR 디바이스는 512Mbit 임을 고려하면 더 많은 셀들을 리프레시 해야함을 의미하고, 512Mbit와 같은 시간에 리프레시를 하기위해 1Gbit 디바이스는 리프레시 커맨드를 수행하기위해 더 긴 시간을 소모하거나, 더 많은 전류를 흘려야 한다. 따라서 일반적으로 tRFC를 증가시키는것을 선택했다.

 

  표 12.3은 현대 상용 SDRAM디바이스들을 요약하고, 공급전압의 하락과, 동작속도의 증가를 보여준다. 또한 프리페치의 길이가 길어졌을때의 효과를 요약해서 보여준다.