메모리 시스템 Ch12_'DRAM 장치 구조의 혁신적인 발전-3'

SDRAM 액세스 프로토콜

  그림 12.12는 SDRAM 메모리 시스템에 데이터 액세스를 하는 기본 개념을 보여준다. 랭크 n의 뱅크 i 로우 활성화 커맨드, 같은 뱅크에 대한 칼럼 read 커맨드, 그리고 다른 랭크에 있는 열려있는 뱅크에 대한 칼럼 read 커맨드 등 3개의 커맨드를 나타낸다. 특히 SDRAM 디바이스가 커맨드를 래치하면서 로우 활성화를 시작할 때 클럭 신호의 상승 에지에서의 어드레스에 대해서 수행하는 것을 보여준다.

  로우 활성화 커맨드 이후 두 사이클 뒤에, 로우 칼럼 지연 시간이 만족되고, 메모리 컨트롤러는 해당 로우가 Open 된 것으로 가정한다. 메모리 컨트롤러는 이후에 커맨드 버스를 통해 칼럼 Read 액세스 커맨드를 보내고, tCAS 시간뒤에 SDRAM 디바이스는 데이터를 전송한다. 그림12.12는 하나의 칼럼 액세스 커맨드마다 4개의연속적인 칼럼들로부터 데이터를 보내도록 프로그램되어 있으므로 4개의 칼럼 데이터가 데이터 버스에 놓이게 된다. 마지막으로 서로다른 랭크에 대해 2개의 칼럼 Read 커맨드의 경우 데이터 버스의 버스 마스터에 의한 변화는 클럭들 사이에서 약간의 타이밍 불확정성을 야기한다.

 

다이형상과 TSOP 패키지

  그림 12.13은 Micron 사의 256-Mbit SDRAM 디바이스의 다이 사진을 나타낸다. 실리콘 면적의 70%가 DRAM 어레이로 사용되고, 나머지 부분이 I/O패드, Sense amplifer, 디코더, 컨트롤 로직 으로 사용된다. TSOP패키지(Thin, Small Outline Package)로 사용되었다. 그림 12.14는 16-bit-wide 데이터 버스를 가지는 54핀 TSOP SDRAM디바이스를 보여준다. 14핀은 파워와 Ground로 사용되었고 16핀은 데이터 버스, 15핀은 어드레스 버스. 7핀은 커맨드버스, 마지막 1핀은 클럭 신호용으로 사용된다.

PC100 표준의 확산, 엄격한 DRAM 표준화 및 자격 프로세스

  Intel의 엔지니어들은 여러 제조사에서 제조되는 메모리 모듈들 각각이 JEDEC의 표준을 만족하더라도 같이 동작시키면 잘 동작하지 않는것을 발견했다. 따라서 시스템 제조업체들과 함께 더 엄격한 기준의 100MHz SDRAM에 대한 기준을 정의했다. 이를 PC100 표준이라고 한다.

 

  PC100표준은 칩과 모듈 인터페이스간의 타이밍 마진을 줄여 모듈의 상호 운용성을 보장한다. 줄어든 타이밍 마진은 메모리 모듈 제조업체들에게 더 엄격한 요구사항을 두었다. 이를 완화하기 위해 레퍼런스 설계의 제공으로 메모리 모듈 제조업체들의 부담을 줄게했으며 SDRAM 구성사양, 연결점을 도시한 개략도, Gerver 파일 등을 레퍼런스에 포함했다.

  현재 상호 운용성에 문제없는 모듈 표준화를 위한 노력은 JEDEC 내에 분과 위원회로 있다.

 

12.3.2 DDR SDRAM

  DDR SDRAM이 SDRAM 디바이스 아키텍처와 다른 첫번째 사항은 SDRAM디바이스는 데이터버스들과 어드레스, 커맨드 버스들의 데이터 속도가 같은데 비해, DDR 디바이스는 데이터 버스 동작 속도가 어드레스와 커맨드 버스의 동작 속도보다 2배 빠르다. 이것이 가능한 이유는 SDRAM디바이스는 전통적으로 어드레스와 커맨드 버스의 로드보다 데이터 버스의 로드가 작기 때문이다. 그림 12.15는 N개 랭크를 가지고 랭크마다 M개의 디바이스를 가지는 일반적인 SDRAM메모리 시스템의 배치를 보여준다. 각 어드레스와 커맨드 버스에는 NxM의 로드가 걸리고 데이터버스에는 N의 로드가 걸린다. 이러한 버스의 차이를 이용해 데이터 버스의 데이터 속도를 2배 빠르게한다. 

 

DDR SDRAM 액세스 프로토콜

  그림 12.16은 DDR SDRAM 시스템의 데이터에 액세스하는 기본 개념을 나타낸다. 랭크 n의 뱅크 i에 대한 로우 활성화 커맨드, 같은 뱅크에 대한 칼럼 Read 커맨드, 다른 랭크의 Open상태의 뱅크에 대한 칼럼 Read 커맨드들 총 3개의 커맨드를 보여준다. 어드레스와 커맨드 버스에 비해 데이터 버스의 속도가 2배 빠른것을 보여준다. 또한 데이터 스트로브(DQS)신호를 보여주는데 이는 이전 SDRAM에서는 볼 수 없는것으로 소스와 데스티네이션 사이의 소스 동기화 타이밍 레퍼런스를 제공한다. DQS신호는 데이터 버스를 통해 데이터를 보내는 디바이스에 의해 제어된다. 

  Read의 경우 DQS신호는 메모리 컨트롤러로 전달되는 Read데이터의 타이밍을 판별할 수 있도록 디바이스에 의해 만들어 진다. 

  Write의 경우 DQS신호는 DRAM 디바이스로 전달되는 Write 데이터의 타이밍을 판별할 수 있도록 메모리 컨트롤러에 의해 만들어진다. 

  위 그림에서 다른 랭크들에 데이터 Read가 일어날 경우 1사이클의 버블이 있는것을 보여준다 1사이클 버블은 DQS신호가 메모리 시스템의모든 데이터 소스에서 공유되기 때문이다. 즉 한번의 유휴(Idle) 사이클이 한 버스 마스터에서 다른 버스 마스터로 핸드 오프가 일어날 때 필요하고, 자연적으로 1사이클 버블이 데이터 버스에 나타난다.

 

DDR SDRAM I/O 인터페이스

  그림 12.17은 DDR SDRAM 디바이스 I/O 인터페이스를 나타낸다. 위에서 확인했듯이 DQS 스트로브의 양쪽 에지에서 모두 데이터를 전송한다. 그러나 디바이스 인터페이스상에서의 데이터 전송 속도가 올라갔음에도, DDR 디바이스 내부의 데이터 전송 속도는 빨라지지 않았다. 대신 디바이스 내부에서 데이터 속도를 절반으로 낮추고, 데이터폭을 두배로 늘여 처리한다. 제조사들은 데이터속도 Multiplication아키텍처를 설명하기위해 M-bit Prefetch 개념을 도입하는데, M은 디바이스와 내부 폭과의 Mulitiplication factor이다. 이러한 명명법은 DDR SDRAM 디바이스가 2-bit Prefetch 아키텍철르 가지면, 내부적으로 2xN bit가 Y의 속도로 전송되지만, 외부적으로 디바이스는 N-bit wide 인터페이스를 제공하고 속도는 2xY이다. 이외에도 I/O 인터페이스를 제외하면 SDRAM디바이스와 DDR SDRAM 아키텍처는 동일하다. 

 

Series Stub Terminated Signaling Protocol

  I/O 아키텍처 변화는 시그널링 프로토콜도 달라지게 하였다. 두가지 조건을 만족해야하는데, 높은 데이터 속도를 달성하기위해 신호 무결성이 더 좋아야하고, DRAM디바이스 코어와 디바이스 인터페이스가 낮은 레벨의 공유 전압을 공유한다는 것이다. SSTL-2(2.5-V Series Stub Terminated Logic)시그널링 프로토콜이 해당 요구사항을 만족시키며, 높은 시그널링 속도를 달성하고 3.3V에서 2.5V로 전압을 낮출수 있게 했다.