메모리 시스템 Ch8_'DRAM 디바이스 조직 : 기본 회로와 구조-4'

8.5 디코더와 리던던시

  최근 DRAM 디바이스는 복잡한 반도체 공정에 의존하며, 그에따라 웨이퍼 결함들이 있는 셀, 워드라인, 비트라인으로 이어진다. 수율을 높이기위해 DRAM 설계자들은 여분의 로우와 칼럼을 사용한다. 그림 8.14는 여분의 워드라인과 여분의 비트라인의 어레이를 보여준다. 2^n개의 로우와 m개의 여분의 로우를 보여준다. 로우 디코더는 n비트의 로우 어드레스로 2^n+m개의 로우중 하나를 선택해야한다. 

  최근 DRAM 디바이스에서 DRAM 어레이의 각각의 로우는 레이저(또는 퓨즈) 프로그래머블 링크를 통해 선택적으로 끊을 수 있도록 디코더에 연결되어있다. 이를 통해 결함이 있는 워드라인을 끊고 여분의 로우가 끊어진 로우의 어드레스와 일치하도록 어드레스 라인을 연결한다. 

  그림 8.15는 셀의 로우를 구동하는데 사용되는 여분의 디코더 설계의 표준을 나타낸다. 기본 디코더는 셀에 2^n개의 로우에 연결되어있고, 여분의 디코더는 여분의 로우에 각각 연결되어있다. n개의 입력을 가지는 NOR게이트와 기능적으로 동일한 기본 디코더의 각각의 입력은 반전되어있거나 혹은 그렇지않은 시그널 라인의 n비트 어드레스중 1비트와 연결되어있다. 여분의 디코더는 2n개의 입력을 가지는 NOR게이트와 기능적으로 동일하다는것을 보여주고, n비트의 어드레스에서 각각의 비트뿐 아니라 그것의 반전신호또한 2^n개의 입력에 연결되어있다. 

  만약 여분의 디코더가 사용될경우, NOR게이트의 입력은 남아있는 어드레스 시그널들과 꺼져있는 기준 디코더의 어드레스와 맞추기위해 선택적으로 꺼진다.

8.6 DRAM 디바이스 컨트롤 로직

  모든 DRAM디바이스는 디바이스 데이터의 onto, within, off 이동을 지시하는 몇몇 기본적인 로직 컨트롤 회로를 가진다. 외부에서 인가된 시그널을 받아들이고 컨트롤한 다음에 데이터의 이동일 지시하는내부 컨트롤 시그널의 타이밍 시퀸스를 적절히 조율하는 역할을 한다.

 

8.6.1 동기대 비동기

  SDRAM(Synchoronous DRAM), D-RDRAM(Direct Rambus DRAM), DDR SDRAM(Dual Data Rate SDRAM)과 같은 최근의 DRAM 디바이스는 FPM DRAM 디바이스보다 더 복잡한 컨트롤 로직을 포함한다. 

  DRAM회로는 기본적으로 타이밍이 비동기식인 아날로그 회로이다. DRAM 회로가 데이터를 sense amplifier를 통해 커패시터에 저장하고 회소하는데 걸리는 과정은 상대적으로 긴 대기시간을 가지며, 사이클의 단위는 ns로 특정지어진다. 또한 공정 변화, 제조업체에 따라서 다양한 타이밍 변수를 가지게 한다. 이는 컴퓨팅 플랫폼에 설계 복잡성을 가져다준다.

  따라서 SDRAM, D-RDRAM과같은 동기식 DRAM 디바이스 컨트롤 로직은 FPM, EDO와 같은 동기식과는 몇몇 중요한 방법에서 다르다. 첫번째 차이점으로 동기식 DRAM 디바이스는 주어진 명령하에서의 동작에 경미한 차이를 보인다. 동기식 DRAM 디바이스는 컨트롤 로직으로 내장된 모드 레지스터에 의해 컨트롤된다. (예를들어 Column Read 에 대해 다른 길이의 데이터 버스트와 다른 순서의 데이터를 출력하게 프로그램될수 있다). 두번째 차이점으로 동기식 컨트롤로직은 파이프라이닝을 지원하도록 설계되어있고, 이는 대역폭을 크게 늘어나게 하였다. 

 

8.6.2 모드 레지스터 바탕의 프로그램화

  최근 DRAM 디바이스는 state machine에 의해 컨트롤되고, state machine의 동작은 명령 시그널의 입력값과 컨트롤 로직의 프로그래머블 모드 레지스터에 내장된 값에 의존한다. 

 

  위 그림은 CAS/ 대기시간, 버스트 타입, 버스트 길이등의 세가지 면을 가지고있는 것을 보여준다. CAS/ 대기시간에 따라 Column Read 명령을 인가한지 2사이클 혹은 3사이클 후에 데이터를 출력한다. 버스트 타입은 어떤 순서로 출력하는지 결정하고, 버스트 길이는 출력시키는 칼럼의 개수를 결정한다. 

  D-RDRAM과 DDRx SDRAM은 power convervation, electrical termination calibration mode, self-test mode, wire recovery duration과 같은 것을 포함한다.

 

8.7 DRAM 디바이스 종류

 DRAM 디바이스는 데이터 비트수에 따라 분류할 수 있고, 세대가 바뀔때 마다 4배씩 증가했다. (64Kb->256Kb->1Mb) 현재는 256Mb, 512Mb, 1Gb 디바이스등이 제공된다.(2배증가하는 Half-세대를 지원)

  표 8.1은 256Mb 디바이스의 3가지 다른 구분을 보여준다. 4bit, 8bit, 16bit 데이터 버스로 구분될 수 있다는 것을 보여주며 4bit 데이터 버스에서 데이터 1개의 Column은 가져오기위해 SDRAM 디바이스에 공급되는 어드레스는 4bit의 데이터를 받고, 디바이스에는 4bit 데이터와 함께 6천4백만개의 분리된 어드레스 가능한 장소가 있다.

  따라서 이를 64Meg x4 디바이스라고 칭하기도 한다. 내부적으로 이 디바이스는 칼럼당 4bit 데이터를 가지고, 로우당 2048 칼럼의 데이터를 가지며 뱅크당 80192 로우를 가지고, 하나의 디바이스에는 4개의 뱅크가 있다.

  16Meg x16 디바이스는. 내부적으로 칼럼당 16bit를 가지고 로우당 512 칼럼의 데이터를 가지며 뱅크당 8192로우를 가지고, 하나의 디바이스에는 4개의 뱅크가 있다.

 

  일반적인 어플리케이션에서 4개의 16Meg x16 디바이스들은 64비트 데이터버스와 128MB 저장을 위한 메모리의 하나의 랭크를 형성하기 위해 병렬로 연결될 수있다. 즉 64Meg x4 디바이스는 16 개의 디바이스로 랭크를 형성할 수있다.

 

8.7.1 디바이스 종류 간의 트레이드 오프

  위의 256Mb디바이스에서 로우의 사이즈는 변하지 않고, 로우당 칼럼수는 칼럼당 많은 비트를 특정짓는 넓은 데이터 버스에 따라 단순히 감소한다. 그러나 로우사이즈는 다른 디바이스와 다를 수도 있다.

  1Gb DDR2 SDRAM 디바이스에서는 디바이스당 DRAM 어레이가 8개의 뱅크를 가진다. x4, x8 종류에서 뱅크당 16384개의 로우를 가지며 각각의 로우는 8192개의 비트를 가진다. x16 종류에서는 8192개의 로우를 가지며 로우당 16384개 비트를 가진다. 이렇게 비트라인당 다른 개수의 비트를 가지며 로우활성화당 다른 개수의 비트, 칼럼액세스당 다른 개수의 비트를 가질수 도 있다.
  큰 로우 사이즈는 로우당 많은수의 비트를 Activate해야함으로 작은 로우에 비해 상당히 큰 전류 소모를 의미한다. 

 

8.8 데이터 I/O

8.8.1 버스트 길이와 버스트 오더링

  SDRAM, DDRx SDRAM 디바이스에서 칼럼 리드 명령은 다른 숫자의 칼럼으로 이동한다. 위의 프로그래머블 모드 레지스터에서 말했듯이, SDRAM 디바이스는 완료하는데 1,2,4,8 사이클이 걸리는 하나의 버스트로서 1,2,4,8 칼럼의 데이터를 출력하도록 프로그램될 수 있다. 

  8.20 그림은 SDRAM디바이스로부터 8bit, 8칼럼 리드 데이터 버스터와 D-RDRAM 디바이스로부터의 8bit, 1개의 칼럼 리드 데이터 버스트를 보여준다. SDRAM 디바이스는 요청된 어드레스의 데이터를 첫 번째로 출력하기위해 버스트 순서를 바꿀수 있다. 이를 Critical-word forwarding이라고한다. 예를들어 8개의 칼럼버스트를 출력할때 17번 칼럼 어드레스를 가진 칼럼 리드 명령에의해 17,18,19,20,21,22,23,16 이나 17,16,19,18,21,20,23,22의 시퀸스를 가진 8개의 칼럼에 데이터 버스트를 출력시킨다.

8.8.2 N-bit 프리페치

 SDRAM 디바이스에서 칼럼 리드 명령이 들어올때마다, 각각의 칼럼은 따로따로 이동한다. 그러나 각각의 칼럼을 분리하여 컨트롤하는것은 DRAM 디바이스 동작 데이터 속도를 제한한다. 그 결과 DDRx SDRAM디바이스에서 연속된 많은 양의 비트는 Sense amplifier부터 리드 래치(Latch)까지 병렬로 이동되며, 그 다음에 데이터는 멀티플렉서로부터 외부의 데이터 버스까지 파이프라인된다.

  8.21 그림은 DDR SDRAM의 데이터 I/O를 나타낸다. 외부 데이터버스가 N이라 했을때, Sense amplifier로부터 리드 래치까지 2N비트가 이동되고있고, 2N 비트가 멀티플렉서로부터 외부의 데이터 버스까지 파이프라인된다. DDR2 SDRAM에서 프리페치 되는 비트의 수는 4N 비트이다.

  N비트 프레페치 구조의 불리한점은 짧은 칼럼버스트가 더이상 가능하지 않다는 것이다. DDR2 DRAM 디바이스에서 칼럼 리드 커맨드당 4칼럼 데이터 길이의 최소 버스트 길이로 동작가능하다. 

8.9 DRAM 디바이스 패키징

  8.3 표는 DRAM과 같은 메모리 칩은 작은 핀 숫자와 핀당 낮은 제조비용으로 상대적으로 제조비용을 가지는 패키징으로 계속해서 제작될 것이라는 것을 보여준다.

  8.22 그림은 DIP(Dual In-line Package), SOJ(Small Outline J-lead), TSOP(Thin, Small Outline Package), BGA(Ball Grid Array) 순서로 개발되는것을 보여준다.

8.10 DRAM 공정 기술과 공정 스케일링 고려사항

  DRAM 최적화 공정 기술은 최근 몇년동안 로직 최적화 공정으로부터 상당히 분리되어 왔다. 결과적으로 로직 최적화 공정으로 DRAM 회로를 제작하는 것은 경제적이지 못하고, DRAM 최적화 공정으로 로직 회로를 만드는 것은 로직 공정으로 만든 유사한 구조의 회로에 비해 매우 느리다.

 

8.10.2 DRAM대 로직 공정기술

  일반적으로 로직공정의 트랜지스터는 고성능을 위해 튜닝되고 DRAM 공정의 트랜지스터는 낮은 누설전류 특성을 위해 튜닝된다. 이러하게 다르게 최적화된 공정의 각각의 전문성은 로직 회로와 DRAM 저장 셀의 넓은 통합을 막는다.

  최근에는 로직회로와 DRAM 저장셀을 통합하고자 하는 문제를 해결하려고 하이브리드 공정이 등장했다. 그러나 하이브리드 공정은 로직공정보다 더 복잡하여 결과적으로 더 비싸고, 고성능 프로세서와 고성능을 지니지만 하나의 로직 디바이스의 다이 사이즈에 제한된 작은 DRAM 메모리 시스템이 요구되는 특별한곳에만 사용이 제한된다. 예를들어 SoC(System-on-Chip)디바이스에만 제한된다.