메모리 시스템 Ch8_'DRAM 디바이스 조직 : 기본 회로와 구조-2'

8.2 DRAM 저장 셀

 아래 그림은 1bit를 저장하기 위해 사용하는 기본적인 1개의 트랜지스터, 1개의 커패시터 셀 구조의 회로도를 나타낸다. 이 구조에서 액세스 트랜지스터의 게이트에 전압이 인가될때, 데이터 값에 해당하는 전압이 비트라인(Bit Line)에 놓여지게 되고, 저장 캐패시터를 충전한다. 

액세스 트랜지스터가 꺼진 후 저장 커패시터는 전하를 보유하며 워드라인의 전압은 제거된다. 그러나 캐패시터의 전하는 시간이 지날수록 유실되며 데이터를 보장하기 위해서는 리프레시(Refresh)를 행하여야 한다.

 

  초기 DRAM설계에는 분리된 리드 액세스, 라이트 액세스, 저장 트랜지스터를 가진 3T1C 셀구조를 사용했다. 이 구조는 셀로부터 READ할때 공유된 비트라인으로 셀의 내용이 방전될 필요가 없다는 특징을 가진다. 하지만 1T1C셀의 크기가 가지고 있는 장점은 최근 DRAM 디바이스에서 이것의 기본적인 셀구조가 되게 했다.

 

8.2.1 셀 커패시턴스, 누설 전류와 리프레시

  90nm DRAM공정에서 DRAM 저장 셀의 커패시턴스는 30fF 정도, 누설 전류는 1fA정도이다. 이런 상황에서 일반적인 DRAM 셀은 수백 msec부터 수십 sec까지 늘어난 시간 주기동안 디지털 값을 결정할 충분한 전하를 보존할 수 있다. 그러나 이러한 특성이 온도에 의존하고 같은 환경이라고해도 DRAM 셀 끼리에서도 굉장이 변화가 심하다. 

  하지만 메모리 시스템은 1bit의 에러도 용납치않게 설계되어야 하므로 전하를 잃어버리기 전에 리프레시되어야 한다. 최근 DRAM 디바이스들은 일반적으로 32ms, 64ms에 마다 한번 리프레시한다. 낮은 커패시턴시 값이나 큰 누설 전류를 가진 커패시터경우 리프레시 간격 사이클을 더욱 줄인다.

 

8.2.2 드라이브 셀 구조의 상충된 조건

  최근의 DRAM 디바이스는 제조사 마다 기본적인 전하 저장 구성요소가 스택 커패시터, 트렌치 커패시터 구조로 나뉜다. 각 설계에 대한 상대적인 가격과 자기간의 공정 확장성에 대한 논쟁이 계속되고있다. Micron, Samsung, Elpida, Hynix등 대다수 DRAM 제조업체들은 스택 커패시터를 사용하고, Qimoda, Nanya 등 적은 제조업체들이 트렌치 커패시터 구조를 사용한다.

 

8.2.3 트렌치 커패시터 구조

  아래 그림은 저장 요소로 딥(Depp) 트렌치 커패시터의 1T1C DRAM 셀을 보여준다. 이 커패시터의 횡단면을 아래 그림에서 볼 수 있다.

  저장 캐퍼시터를 깊게 형성하는 것은 저장 셀 커패시턴스를 감소시키지 않으면서 DRAM 셀의 실리콘 표면 사용을 줄인다. 해당 구조의 장점중 하나는 높은 레벨의 금속층이 더 쉽게 평면으로 만들어 질 수 있게 3D 커패시터 구조가 배선층 아래에 있다는 것이다. (액티브 실리콘위에 더많은 메탈층이 있는 로직 공정과 쉽게 결합 가능하다) 또한 로직 트랜지스터가 형성되기 전에 트렌치 커패시터를 만들 수 있다.(로직 트랜지스터 성능이 높은온도의 커패시티브 층 형성에 의해 해 저하되지 않는다)

 

8.2.4 스택 커패시터 구조

  스택 커패시터 구조는 저장된 전하를 갖고있는 커패시터 면을 만들기 위해 여러개의 금속층을 사용하거나 실리콘 기판 표면위에 전도성 폴리실리콘을 사용한다.

  아래의 구조는 2개의 폴리실리콘 층 사이에서 만들어지고 커패시터는 비트라인 아래에 놓여진다.(CUB 구조 : Capacitor-unber Bitline) 스택 커페시터 저장셀은 COB(Capacitor-over Bitline)구조에서는 비트라인 위에 형성된다.

8.3 RAM 어레이 구조

  8.6그림은 위에서 바라본 DRAM 어레이를 나타낸다. 총 6개의 셀을 보여주며 각각 2개의 셀들은 같은 비트라인 을 공유한다. 또한 이 그림은 셀의 크기를 대략적으로 나타낸다.(단위 셀의 크기는 8F^2) F는 주어진 공정상에서 작은 사이즈를 나타내는 표기이며 90nm공정에서 F는 90nm를 의미한다.

 

  DRAM 디바이스에서 데이터를 읽는 과정은 셀의 액세스 트랜지스터를 활성화하는것부터 시작한다. 액세스 트랜지스터가 켜지면 저장 캐패시터의 작은 전하가 디지털 값으로 바뀌기위해 비트라인으로 실리게 된다. 8.7그림은 DRAM 저장셀의 하나의 뱅크를 나타내며 로우 어드레스는 로우 디코더로 보내지고, 로우 디코더는 하나의 로우를 선택한다. 셀들의 로우는 한개 이상의 워드라인으로 형성되며 동시에 각각 수천개의비트라인에 있는 1개의 셀을 활성화시킨다. 같은 비트라인에는 수백개의 셀들이 존재하지만 주어진 순간에 하나의 셀만이 저장된 전하를 비트라인과 공유한다. 저장 캐패시터의 전하 분배과정은 미세하게 비트라인의 전압레벨을 변화시키고, 차동 sense amplifier에 의해 비트라인의 전압은 디지털 값으로 변화한다.

 

  최근 DRAM 디바이스에서 저장 캐패시터의 커패시턴스는 비트라인의 커패시턴스보다 훨씬 작다. 일반적으로 1/10 수준이다. 즉 저장 캐퍼시터의 전하가 비트라인에 실려도 비트라인의 전압은 절대적인 의미에서는 측정하기 어려울정도로 작다. 이는 차동 sense amplifier의 사용으로 해결한다. 이의 사용은 하나의 비트라인을 사용하는대신 DRAM셀에 저장된 전압값을 감지하기위해 비트라인 쌍을 사용하는 것을 의미한다. 이는 오픈 비트라인구조와 폴리드 비트라인 구조와 같은 2개의 서로다른 어레이 구조를 만든다.

 

8.3.1 오픈 비트라인 어레이 구조

 오픈 비트라인 구조는 셀들은 폴리드 비트라인 구조보다 작은 6F^2 정도의 면적을 차지한다. 오픈 비트라인 구조는 초기 DRAM이나 64Kbit DRAM에서 사용되었다. 몇가지 단점이 있는데, 비트라인 쌍의 길이나 커패시턴스 특성을 일치시키기위해 DRAM 어레이의 가장자리 부분에 더미 어레이 부분을 사용해야한다. 또다른 단점은 비트라인 쌍이 다른 어레이에부분에서 오고 각각의 비트라인이 폴리드 비트라인구조와 비교했을때 전기적 노이즈에 더 민감하다는 것이다. 이러한 문제로 최근 DRAM 디바이스는 폴리드 비트라인구조를 사용한다.

8.3.2 폴리드 비트라인 어레이 구조

  비트라인은 DRAM 어레이 구조를 통해 쌍으로 연결되어 있으며 민감한 차동 Sense amplifier의 핵심적 요구사항을 만족한다. 즉 더 좋은 common-mode 노이즈 제거 특성을 가질수 있게 한다. SEU(single event upset) 중성자에 의한 전하 스파이크 현상이나, 알파 입자의 충돌등의 경우 전압 스파이크가 common-mode노이즈 처럼 보일 가능성이 있다.

  8.9그림에서 볼 수 있듯이 DRAM 셀의 번갈아 나오는 쌍은 오픈 비트라인 어레이로부터 제거되었다. 이것의 구조는 비트라인의 모든 2개의 트랜지스터가 서로 겹쳐있는 단순한 트위스팅 방식이다.