메모리 시스템 Ch8_'DRAM 디바이스 조직 : 기본 회로와 구조-3'

8.4 차동 Sense amplifier

  DRAM디바이스상에서 저장 캐패시터에 저장된 작은 전하를 디지털로 바꾸기 위한 부분이다. 비트라인 쌍의 전압값을 입력으로 받아들인 후 그 차이를 감지하고, 이를 한쪽 방향으로 증폭시킨다.

 

8.4.1 DRAM 디바이스 상에서 sense amplifier의 기능

  최근 DRAM 디바이스에서는 세가지 일반적인 기능을 가진다. 

1. 액세스 트랜지스터가 켜지고 저장 캐패시터의 전하가 비트라인상에 놓였을때 발생하는 작은 전압의 변화를 감지한다. 즉 기준 전압과 비트라인상의 전압을 비교해 차이를 증폭시켜 디지털 1, 0 값으로 인식될 수 있게 한다.

2. 비트라인상의 전압을 감지하고 증폭시킨 후 셀의 값을 다시 저장하는 것이다. 저장캐패시터와 비트라인과 전하를 공유하게되면 셀의 전하를 방전하게 된다. 즉 데이터를 위해 증폭 동작이 수행된뒤 저장셀에 복원시켜야 한다.

3. 임시 데이터 저장 요소로 쓰인다. 데이터값이 증폭된 뒤 sense amplifier는 DRAM어레이가 다른 과정을위해 충전되고 준비될 때 까지 감지한 데이터값을 저장하고 있다. 즉 동일한 Row에 있는 데이터의 반복된 참조는 sense amplifier로부터 읽어 들일수 있다. (=Row Buffer)

 

8.4.2  기본적인 sense amplifier의 회로도

  그림 8.10은 기본적인 회로도를 나타낸다. EQ(Equlization) 시그널 라인은 전압 Equalization 회로를 컨트롤 한다. 이 회로의 기능은 비트라인 쌍의 전압 값이 가능한 거의 같게 되게 하기 위함이다. 

  회로의 핵심은 감지회로(sensing circuit)라고 되어있는 4개의 서로 연결되어있는 트랜지스터들이다. SAN(Sense-amplifier N-Fet Control)과 SAP(Sense-amplifer P-Fet Control)감지 시그널이 활성화 되었을대 비트라인의 각각의 전압 값에 따라 비트라인 쌍을 서로 극단적인 전압값으로 구동하기 위해 필수적으로 bi-stable 회로여야 한다. SAN은 NFet의 활성화를 컨트롤하고 SAP는 PFet활성화를 컨트롤한다. 

  두개 시그널이 인가된 후 비트라인은 전체 전압 레벨로 구동되며, 그 다음에 CSL(Column-select line)은 출력 트랜지스터를 켜고, 구동된 전압을 출력에 도달하도록 하고, DRAM 디바이스 바깥으로 읽히게 된다. 동시에 셀의 액세스 트랜지스터는 열려있는 상태로 유지되고, 이제 비트라인상의 완전히 구동된 전압은 저장 캐패시터에 다시 충전된다. 마지막으로 라이트 동작의 경우 CSL과 WE/(Write Enable)시그널은 입력 라이트 드라이버가 비트라인 전압과 sense amplifier를 오버드라이브하는 큰 전류를 공급하게 한다. 새로운 데이터값으로 구동되면 그 값을 가지고 있게 되고 계속 열려있는 액세스 트랜지스터를 통해 DRAM 셀 내로 보내진다.

 

8.4.3 기본적인 Sense amplifer 의 동작

  액세스 트랜지스터 간에 놓일 수 있는 가장 큰 전압은 Vgs - Vt(Vt는 액세스 트랜지스터의 문턱 전압, Vgs는 게이트-소스간의 전압)이다. 워드라인 전압을 Vcc+Vt로 오버드라이브함으로써 저장 캐패시터는 감지 동작의 복원 구간에서 전체 전압(최대 Vcc)으로 충전될 수 있다. 

  아래 그림은 Sense amplifier의 감지동작 네가지 구간을 나타낸다. Precharge, Access, Sense, Restore 동적은 각각 0, 1, ,2, 3으로 지정한다. Precharge는 일반적인 Row-Access 동작의 구간들로 부터 분리된 동작이다. 반대로 Access, Sense, Restore는 Row-Access동작 상에 연속적으로 수행하는 구간이다.

 

  Precharge : DRAM 어레이로부터 데이터를 읽어 들이는 과정이 시작되기 전에 DRAM 어레이의 비트라인을 기준 전압인 Vref로 미리 충전시켜 놓는다. 최근의 많은 DRAM 디바이스에서는 파워공급전압과 그라운드 사이의 절반에 해당하는 Vcc/2를 기준전압으로 사용한다. Equalization 회로는 기준 전압을 비트라인에 전달하기 위해 활성화되고, 비트라인은 Vref로 미리 충전된다.

 

  Access : 워드라인에 전압이 적용되면 Vcc보다 최소 Vt높은 전압을 워드라인에 오버드라이브한다. 이후 액세스 트랜지스터를 활성화 시키고, 선택된 저장 셀들은 각각의 비트라인에 가지고 있던 전하를 방전한다. 이 경우 저장셀의 전압은 디지털 값인 1을 나타내기 때문에 전하 공유 과정은 비트라인상의 전압을 Vref에서 Vref+로 조금 올라가게 한다. 그다음으로 비트라인 전압이 변하게 되면 이 전압은 서로 연결되어있는 감지 회로의 동작에 영향을 준다. 비트라인의 약간 더 높은 전압이 아래쪽의 Nfet을 위 쪽의 NFet보다 더 전도가 자 로디게 구동시킨다. 반대로 작은 양의 전압차이는 아래쪽의 PFet을 위쪽의 PFet보다 전도가 덜 되게 구동시킨다.

 

  Sense : 작은 전압 차이가 서로 연결된 감지회로에 바이어스로 구동되면, NFet sense amplifier 컨트롤 시그널인 SAN이 켜지고 아래쪽 비트라인의 전압을 낮추게 된다. 그림은 SAN이 켜지면 더 전도가 잘되는 아래쪽의 NFet은 SAN 시그널이 아래쪽의 비트라인의 전압을 Vref에서 그라운드로 낮추도록 하는 것을 보여준다. 유사하게 PFet sense amplifier 컨트롤 시그널인 SAP는 비트라인을 디지털 값으로 1에 해당하는 완전히 복원된 전압 값으로 구동시킨다. 따라서 SAN, SAP 시그널은 bi-stable한 sense amplifer 회로를 최대전압, 최소전압 값으로 구동되게 한다.

 

  Resetore : 비트라인이 최대, 최소 전압으로 구동된 후 오버드라이브된 워드라인이 활성화된채로 유지되고, 완전히 구동된 비트라인전압은 액세스 트랜지스터를 통해서 저장 커패시터에 전하를 복원시킨다. 동시에 비트라인의 전압값은 Sense amplifier밖으로 구동되어 나온다.

 

8.4.4 기본적인 Sense Amplifer 동작의 전압 파형

 tRCD와 tRAS라는 2개의 중요한 타이밍 변수 사이의 관계를 나타낸다. tRCD후 데이터는 DRAM 디바이스의 데이터I/O를 통해 읽을 수 있다. 그러나 활성화 과정의 시작부터 tRCD가 지난 시간에 데이터는 복원되지않았다. tRAS가 지난 시간에 복원동작이 완료되고 tRP의 시간이 지난후 전체 로우 사이클 과정을 끝내는 프리차지 명령어를 받아들일 준비가 되어있음을 보여준다.

 

8.4.5 DRAM 어레이 내에 쓰기

  Write 명령어가 입력될 경우의 간략화된 타이밍 특성을 보여준다. Row Activation 명령어의 일부로서 데이터는 자동적으로 Sense amplifer로부터 DRAM 셀에 복원된다. 그러나 Write의 명령어의 경우 메모리 컨트롤러로부터 써진 데이터가 I/O버퍼를 통해 버퍼되고 Sense amplifer와 DRAM셀에 덮어 씌어진다. 결과적으로 Write 명령의 경우 Retore 구간이 늘어난 경우라고 볼 수 있다. 

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