메모리 시스템 Ch8_'DRAM 디바이스 조직 : 기본 회로와 구조-1'

 이 장의 목적은 최근의 DRAM 디바이스에서 일반적으로 볼 수 있는 기본적인 블럭과 회로에 대한 폭넓은 개요를 제공하는 것이다. 

 이 장에서는 Fast Page Mode(FPM) DRAM 디바이스에 대한 가벼운 개요를 제공해 기본적인 구성요소에 대해 설명한다. DRAM 저잘셀, DRAM 어레이 구조, Sense Amplifier, 디코더, 컨트롤 로직 블럭, 데이터 I/O 구조, 패키징 등..

 

8.1 DRAM 디바이스 조직

위의 그림은 80~90년대 초반에 널리 쓰인 FPM DRAM 디바이스의 구조와 조직을 나타낸다. DRAM 저장 셀들은 4096개의 로우,1 개 로우당 1024 칼럼, 칼럼당 16bit 데이터로 구성된다. 로우 액세스가 일어날때. 12bit 어드레스가 어드레스 버스에 인가되고 RAS/가 외부의 Mem Controller에 의해 실행된다. 

 

 어드레스 버스에 있는 어드레스는 로우 어드레스 버퍼에 의해 버퍼되고 로우 디코더로 보내진다. 로우 디코더는 12bit 어드레스를 받아 들이고 4096 로우의 저장 셀등 중에서 1개를 선택한다. 선택한 로우에 있는 데이터는 감지되고 Sense Amp Array에 의해 활성화 된다. DRAM 셀들의 로우는 1024개의 칼럼으로 구성되며 각 칼럼은 16bit 이므로 16bit 칼럼은 이 디바이스 내의 메모리 기본 어드레스 단위이며, 로우 액세스 다음에 오는 각각의 칼럼 액세스는 DRAM의 같은 로우로 부터 16bit 데이터를 읽거나 쓴다.

 

 칼럼 액세스 커맨드는 위의 로우 액세스 커맨드와 유사한 방법으로 이루어진다. 칼럼 액세스 커맨드에 대해 Mem Controller는 어드레스 버스에 10bit 어드레스를 인가하고 적절한 CAS/ 신호를 실행한다. DRAM 칩이 내부적으로 10bit 칼럼 어드레스를 디코딩하고 1024개의 칼럼중에 1개를 선택한다. 다음에 보통의 칼럼 리드 커맨드의 경우 해당 칼럼의 데이터를 DRAM 디바이스에 의해 데이터 버스로 출력되거나 WE/ 신호에 따라 Mem Controller에서 전달된 데이터로 덮어 써지게 된다. 

 

 FPM DRAM 디바이스는 내부 클럭 발생기와 빌트인 리프레시(Built-in Refresh) 컨트롤러를 지닌다. 리프레시 커맨드가 실행될때, 리프레시되는 로우 어드레스는 칩 외부의 어드레스 버스로부터 로딩되어야 하는 것 대신에 내부의 리프레시 카운터에 의해 로딩되기 위해 FPM DRAM 디바이스는 리프레시될 필요가 있는 다음 로우의 어드레스를 가지고 있다. 이는 Mem Controller가 리프레시 사이클에 로우 어드레스를 계속 파악해야 하는 것에서 자유롭게 한다.

 

8.2 DRAM 저장 셀

 아래 그림은 1bit를 저장하기 위해 사용하는 기본적인 1개의 트랜지스터, 1개의 커패시터 셀 구조의 회로도를 나타낸다. 이 구조에서 액세스 트랜지스터의 게이트에 전압이 인가될때, 데이터 값에 해당하는 전압이 비트라인(Bit Line)에 놓여지게 되고, 저장 캐패시터를 충전한다.