High Bandwidth Memory 2 (HBM2)

A 1.2V 64Gb 341GB/s HBM2 Stacked DRAM with Spiral Point-to-Point TSV Structure and Improved Bank Group Data Control

TSV Structure

고대역폭과 저전력을 달성하는 데 있어 HBM의 주요 장애물은 8단 적층(8Hi stacks) 시 수천 개의 TSV로 인한 큰 정전 용량 부하입니다. 이전의 HBM(멀티-드롭 TSV 사용)은 8단 적층의 큰 TSV 부하를 관리하는 데 제한된 능력을 보였으며, 이는 대역폭과 밀도를 모두 달성하는 데 주요 장애물 중 하나였습니다. 기존 멀티-드롭 TSV 구조의 큰 부하를 줄이기 위해, 나선형 포인트-투-포인트(P2P) TSV 구조가 제안되었습니다. 그림 12.3.1은 기존의 멀티-드롭 TSV 구조 와 제안된 나선형 P2P TSV 구조를 보여줍니다. 각 코어 다이가 자체 TX, RX 및 4-to-1 MUX를 가지는 멀티-드롭 TSV 구조와 비교하여, 제안된 나선형 P2P TSV 구조는 8단 적층에 대해 단 세 세트의 TX와 RX만을 가집니다. 또한, 채널 선택 MUX와 그 복잡한 라우팅의 필요성을 제거합니다. 감소된 정전 용량 덕분에 TSV를 구동하는 데 소비되는 전류가 30% 감소했으며, 슬루율은 그림 12.3.1과 같이 3.4V/ns에서 4.9V/ns로 증가했습니다

 

Micro-bump 수율

HBM 개발의 또 다른 과제는 TSV와 마이크로 범프(-bump)에서 높은 수율을 달성하는 것입니다. 적층 칩의 총수율은 하나의 TSV 수율을 TSV 개수만큼 제곱하여 얻어집니다. 더욱이, 8단 적층 HBM의 경우 하나의 TSV 연결 실패는 9개의 다이를 폐기하게 만듭니다. 따라서 TSV 수율을 보상하기 위한 TSV 복구 기술은 필수적입니다. TSV 연결의 개방/단락 상태를 테스트하기 위해 테스트 장비가 필요한 기존의 TSV 복구 기술 과 달리, 그림 12.3.2에 제시된 자동 TSV 자가-복구 기술은 테스트 장비나 퓨즈 없이 부팅 시퀀스 중에 개방/단락 테스트를 수행합니다. 약한 TSV 연결을 감지하기 위해, 코어 측의 강한 PMOS와 베이스 측의 NMOS(누설 전류가 바이어스 전압에 의해 제어됨)가 동시에 켜집니다. TSV의 양자화된 전압 레벨은 래치에 저장됩니다. 베이스 측의 강한 PMOS와 코어 측의 NMOS도 TSV 연결성을 확인하기 위해 켜집니다. 래치된 결과를 순차적으로 읽어냄으로써 TSV 실패 위치를 결정할 수 있습니다. 그리고 실패한 TSV의 정확한 위치를 찾기 위해 코어 다이를 변경하여 TSV 자가-복구 작업을 수행할 수 있습니다.

 

Pseudo-Channel

HBM2에는 의사-채널(pseudo-channel) 기능이 있어, 페이지 크기를 절반으로 줄이는 동시에 유효 뱅크 수를 두 배로 늘려 DRAM 코어 타이밍인 tFAW(4-Active-Window) 및 tCCDL(Column-to-Column 액세스 타이밍)을 개선합니다. 제안된 구조는 또한 개선된 뱅크 그룹 제어를 제안하여 속도 및 면적 페널티를 완화합니다. 제안된 아키텍처는 tCCDL완화로 인해 실현 가능한 2b 프리페치를 갖는 BG_IO와, 유효 라인을 128개의 GIO와 유사하게 유지하기 위해 좌우로 나뉜 4b 프리페치를 갖는 GIO를 가집니다. 따라서 코어 다이는 효과적으로 데이터 라인과 컬럼 주소의 수를 두 배로 가지게 되며, 상당한 면적 페널티 없이 코어 타이밍 마진을 두 배로 확보합니다.

전력분배

HBM 코어 다이의 전력 분배 또한 중요한 과제인데, 작은 영역에서 상당한 전력이 소비되기 때문입니다. 3D 스택 구조의 IR 강하는 DRAM 코어 작동에서 tCDDL 저하를 유발합니다. 이 문제를 완화하기 위해, 행 디코더 사이에 추가적인 뱅크-파워 TSV가 배치되어, 베이스 다이에서 전력 소모가 많은 코어 영역으로 직접 전력을 공급합니다

제안된 직렬 온도 판독 방식은 온도 코드용과 CATTRIP용으로 단 2개의 TSV만을 사용합니다. 코어 다이 온도 코드는 베이스 다이에서 생성된 시프트 클럭에 의해 코어 다이의 내림차순으로 시프트됩니다. CATTRIP 방식은 모든 코어 다이와 베이스 다이의 모든 정보를 반영해야 하므로, 모든 다이가 유선-OR 로직을 사용하여 하나의 TSV를 공유합니다.

Active Interposer

HBM의 모든 테스트는 직접 액세스 볼(DA)을 사용하여 수행되었습니다. 그러나 PHY IO의 작동 특성과 시스템 구현 검증의 필요성 때문에, 그림 12.3.6에 묘사된 활성 인터포저 패키지(AIP)가 제안됩니다. HBM DA 및 PHY 작동을 검증할 수 있으며, 2채널 인터리빙 기술을 적용하여 채널 간 독립적인 작동의 영향을 판단할 수 있습니다.

HBM 메모리의 대역폭 증가를 저해하는 장애물들을 해결하기 위해 몇 가지 핵심 기술이 도입되었습니다. 나선형 P2P 방식과 TSV 자가-복구 방식은 8단 적층의 큰 TSV 부하를 관리하는 데 좋은 해결책을 제공합니다. 개선된 뱅크 그룹 데이터 제어는 면적 오버헤드와 DRAM 코어 속도를 최적화합니다. 추가적인 뱅크 파워 TSV는 뱅크 측의 IR 강하를 50% 줄여줍니다. 그림 12.3.6에 표시된 HBM 슈무(shmoo) 결과는 1.2V 및 105도 에서 341GB/s의 8단 적층 양품 다이(KGSD) 갭리스 읽기 작동을 보여주며, 1.15V 및 105도 에서는 320GB/s를 보여줍니다